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關(guān)于摩爾定律的消亡，近來有很多討論。連續(xù)工藝節(jié)點(diǎn)的場(chǎng)效應(yīng)晶體管密度的增加已從上一代每2 1/2年的2倍速度減慢。摩爾在50年前發(fā)表的評(píng)論的經(jīng)濟(jì)性質(zhì)也受到了審查-每個(gè)晶體管的成本降低也有所 減少。

由于以下方面的要求，傳統(tǒng)的技術(shù)縮放模型已變得更加復(fù)雜：替代沉積和蝕刻設(shè)備；引入新的互連和介電材料；并且，越來越依賴于新的設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）集成方法。

順便說一句，各種2.5D和3D多管芯封裝產(chǎn)品的出現(xiàn)導(dǎo)致使用了“摩爾定律”集成一詞。這些封裝中管芯功能和工藝選擇的潛在多樣性為實(shí)現(xiàn)有效 密度和成本提供了其他折衷，這是摩爾定律的基礎(chǔ)。

盡管有關(guān)于摩爾定律的所有評(píng)論，但仍存在對(duì)新設(shè)備的巨大研發(fā)投資，這些新設(shè)備將繼續(xù)提供改進(jìn)的性能，功率和面積。在由SEMI主辦的最近的高級(jí)半導(dǎo)體制造會(huì)議（ASMC）上，一個(gè)重點(diǎn)是Intel的Design Enablement副總裁兼總經(jīng)理Gary Patton的主題演講，他概述了這些研發(fā)工作。他的“摩爾定律”演講對(duì)未來的技術(shù)功能提出了樂觀的看法。

加里介紹了向全柵極（GAA）器件的過渡，該器件有望成為FinFET的直接后繼產(chǎn)品。（隨著重新引入單個(gè)晶體管寬度又是設(shè)計(jì)參數(shù)的設(shè)備，可能需要重新解釋晶體管/ mm ** 2密度度量。）

作為CMOS以外的潛在的長期過渡，正在開展許多研究計(jì)劃 ，例如2D半導(dǎo)體材料（的陣列），例如MoS2，WS2和WSe2。

在Gary的演講中，特別值得注意的是對(duì)工藝技術(shù)開發(fā)領(lǐng)域的描述，該領(lǐng)域可能未得到應(yīng)有的考慮-異質(zhì)半導(dǎo)體材料的3D單片集成，用于制造優(yōu)化的nFET和pFET器件。這種方法提供了持續(xù)的器件縮放，成熟工藝制造技術(shù)的集成，并且建立在現(xiàn)有（基于CMOS）電路設(shè)計(jì)經(jīng)驗(yàn)的基礎(chǔ)上。

在詳細(xì)介紹某些整體式3D可能性之前，對(duì)異質(zhì)材料的結(jié)合進(jìn)行描述將是很有見地的。

氧化物鍵合和施主晶圓切割

單片3D集成的目標(biāo)是為設(shè)備制造提供多種堆疊的半導(dǎo)體材料。在主晶片中制造晶體管的子集。隨后，將（不同半導(dǎo)體組成的）施主晶片結(jié)合到主體上，并劈開以在主體頂部上提供薄材料層，以用于后續(xù)的器件處理。下圖說明了晶圓處理流程。

全厚度主晶圓提供機(jī)械支撐；薄的施主層不會(huì)顯著增加整體厚度，從而可以使用現(xiàn)有的處理設(shè)備和制造流程。（正如不久將要討論的那樣，在處理供體層設(shè)備的熱預(yù)算方面存在一些限制，以免對(duì)現(xiàn)有的主機(jī)設(shè)備特性產(chǎn)生不利影響。）

簡而言之，準(zhǔn)備3D整體堆棧的步驟順序?yàn)椋?/span>

• 器件在主體（300毫米）晶圓上制造
• 主機(jī)晶片接受薄介電層的沉積（例如，SiN和SiO2的化學(xué)氣相沉積）
• 拋光主機(jī)晶片表面（例如，使用化學(xué)機(jī)械拋光）
• 使用優(yōu)化的注入能量和劑量，對(duì)一個(gè)（300mm）供體晶圓進(jìn)行H +（質(zhì)子）注入
• 供體晶圓和主晶圓鍵合

在鍵合主體和施主晶片之前，采用特定的晶片表面清潔化學(xué)方法。兩個(gè)晶片表面必須是親水的，“原子上光滑的”并且具有高密度的化學(xué)鍵合位點(diǎn)（以防止在界面處形成微孔）。

在特殊的對(duì)準(zhǔn)器（帶有雙晶片卡盤）中，主晶片和施主晶片彼此相對(duì)放置，對(duì)準(zhǔn)并接觸。在初始的晶圓對(duì)晶圓界面鍵合穩(wěn)定之后，釋放施主卡盤。

然后，對(duì)復(fù)合材料進(jìn)行熱退火步驟。該退火具有兩個(gè)關(guān)鍵功能：  加強(qiáng)鍵合界面，并允許注入的氫在半導(dǎo)體晶體中擴(kuò)散，并成核形成H2。  

在施主晶片中會(huì)形成一個(gè)非常薄的H2層，其深度等于H +注入后最高的晶體位錯(cuò)點(diǎn)。該H 2層在施主晶片晶體內(nèi)引入了結(jié)構(gòu)上較弱的界面。

• 供體晶圓在內(nèi)部H2界面處被劈開

機(jī)械邊緣力和/或熱循環(huán)的組合導(dǎo)致供體晶片在H2層深度處破裂。

• 將得到的具有堆疊的半導(dǎo)體層序列的單片晶圓退火（以減少殘留的植入物損壞），并進(jìn)行拋光

如上所述，破裂步驟可導(dǎo)致粗糙的表面形貌，該粗糙的表面形貌需要在隨后的器件制造和層到層接觸形成之前被拋光。

多年來，這種用于氧化物鍵合和施主層轉(zhuǎn)移的技術(shù)已用于絕緣體上硅（SOI）晶片制備的生產(chǎn)中。（對(duì)成核退火步驟中H +擴(kuò)散，H2層形成以及對(duì)施主晶片晶體的結(jié)構(gòu)影響的深入了解仍然是研究的活躍領(lǐng)域。）

加里的演講重點(diǎn)介紹了英特爾研究部門正在將這一層轉(zhuǎn)移技術(shù)應(yīng)用于3D單片集成的兩個(gè)領(lǐng)域，以進(jìn)一步擴(kuò)展摩爾定律。

Si中的nFET，Ge中的pFET

先進(jìn)工藝開發(fā)面臨的問題之一是Si中相對(duì)較弱的空穴遷移率，尤其是在較高的空穴自由載流子密度和電場(chǎng)下。當(dāng)前的工藝技術(shù)在pFET器件通道中引入了壓縮機(jī)械應(yīng)力，以提高空穴遷移率。最近的進(jìn)步致力于直接在pFET器件通道中利用化學(xué)計(jì)量的Si和Ge的組合-即Si（x）Ge（1-x）-來利用Ge中更高的空穴遷移率。

英特爾研究團(tuán)隊(duì)一直在使用3D單片集成技術(shù)，該技術(shù)使用鍵合在Si主晶片頂部的Ge施主層，如下圖所示。[1]

在這種情況下，在用于nFET的主晶圓上制造了FinFET器件結(jié)構(gòu)，而在Ge供體層中的pFET使用了GAA拓?fù)洹?/span>如上所述，選擇nFET高K，金屬柵極，源/漏摻雜外延和接觸金屬的工藝流程和材料選擇，使其與Ge施主層的后續(xù)熱處理和pFET的制造兼容（例如， <600C）。

在制造GAA pFET源極/漏極Epi，器件氧化物和金屬柵極（使用替換柵極工藝）以及源極/漏極觸點(diǎn)之后，在兩個(gè)晶體管層之間形成通孔。

上面還說明了一個(gè)300mm晶圓上的Ge供體層厚度的示例分布圖，顯示了整體層轉(zhuǎn)移工藝的出色均勻性（整個(gè)晶圓上的變化<3nm）。

下圖顯示了3D單片反相器邏輯門（低至VCC = 0.5V）的最終3D橫截面，（短通道）Si nFET和Ge pFET特性，以及Vout與Vin傳輸特性。Ge pFET的離子對(duì)Ioff曲線說明了應(yīng)變Si器件的改進(jìn)特性。

使用垂直堆疊在Si層頂部的Ge層進(jìn)行異構(gòu)集成為CMOS邏輯實(shí)現(xiàn)提供了獨(dú)特的機(jī)會(huì)，有助于擴(kuò)展摩爾定律。

GaN主體上的Si施主晶片

上一節(jié)介紹了一種在Ge pFET中實(shí)現(xiàn)改善的空穴遷移率的方法。出現(xiàn)高級(jí)工藝開發(fā)問題的另一個(gè)領(lǐng)域是需要與常規(guī)CMOS邏輯集成的高效RF級(jí)設(shè)備。對(duì)5G（及更高版本）應(yīng)用的需求要求毫米波功率放大器具有最佳的器件截止頻率（Ft）和最大振蕩頻率（Fmax）響應(yīng)，具有低噪聲放大器相應(yīng)的低噪聲特性以及具有快速開關(guān)速度的RF開關(guān)。增強(qiáng)型GaN器件出色的Ioff和低Ron吸引了高效集成穩(wěn)壓器設(shè)計(jì)。

Gary強(qiáng)調(diào)了英特爾研究團(tuán)隊(duì)為開發(fā)GaN器件與常規(guī)Si CMOS電路的單片異構(gòu)集成所做的工作。[2]

下圖說明了在主機(jī)晶片（Si襯底）上的外延層中制造的各種GaN組件的制造-例如，增強(qiáng)型和耗盡型nFET，肖特基柵極FET和肖特基二極管（無高電平）。 -k柵極氧化物電介質(zhì)）。還顯示了最終結(jié)構(gòu)的橫截面。

在這種情況下，施主晶片是Si，用于制造nFET和pFET器件，就像用于模擬功能，數(shù)字信號(hào)處理和邏輯/存儲(chǔ)器一樣。（P溝道GaN器件的制造極具挑戰(zhàn)性。）

以前的Si nFET和Ge pFET單片集成的電路級(jí)CMOS集成需要一致的（且具有攻擊性）設(shè)計(jì)規(guī)則，而（RF）GaN器件和（CMOS）Si器件的獨(dú)特應(yīng)用使這兩種技術(shù)脫鉤。與Si FinFET相比，GaN器件的尺寸可能與FET相差很大（例如，對(duì)于Ron非常低，W> 10um），或者具有更長的溝道長度以支持高壓應(yīng)用。

與在鍵合施主Ge pFET層之前制造的主體Si nFET一樣，GaN器件也可以承受后續(xù)施主Si層轉(zhuǎn)移和nFET / pFET器件制造的熱預(yù)算。

下面顯示了（長溝道）GaN增強(qiáng)模式和耗盡型nFET器件的典型Ids對(duì)Vg曲線，以及在施主層中制造的Si nFET和Si pFET器件的特性。

概括

FinFET器件在摩爾定律方面的下一個(gè)發(fā)展將是GAA拓?fù)洹?/span>3D單片集成確實(shí)可以促進(jìn)繼續(xù)摩爾定律的機(jī)會(huì)，將用于SOI晶片制造的鍵合層轉(zhuǎn)移技術(shù)擴(kuò)展到更廣泛的半導(dǎo)體材料，例如Ge和GaN。這將有助于減輕與引入“超越CMOS”材料工藝相關(guān)的風(fēng)險(xiǎn)。

對(duì)于從高性能計(jì)算到高頻RF信號(hào)處理的各種應(yīng)用，跟蹤各種類型的設(shè)備的垂直堆疊的進(jìn)展和創(chuàng)新將非常有趣。

結(jié)語

一位學(xué)術(shù)界人士在ASMC上通過的評(píng)論引起了我的注意。他說：“我發(fā)現(xiàn)學(xué)生對(duì)追求微電子學(xué)作為研究領(lǐng)域的興趣正在減弱。他們聽到“摩爾定律已死”，并得出結(jié)論認(rèn)為這一領(lǐng)域已經(jīng)停滯了?！?nbsp;

坦率地說，我想不起來比現(xiàn)在有更多的機(jī)會(huì)在設(shè)備研究，處理技術(shù)和電路/系統(tǒng)應(yīng)用程序開發(fā)方面取得重大進(jìn)展。如果您是閱讀本文的學(xué)生，請(qǐng)意識(shí)到擴(kuò)展摩爾定律有許多激動(dòng)人心的地方。




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